PANews는 3월 30일 이더 Linea가 RISC-V 아키텍처로 전환한다고 발표했다고 보도했습니다. Linea는 지난 3년간 EVM의 직접 산술 구현 방식을 사용해 왔습니다. 이 방식은 메인넷에 출시되어 업계 표준이 되었지만, 이더 하드 포크 발생할 때마다 제약 조건 모듈 다시 작성해야 했기 때문에 개발팀은 상당한 노력을 들여 복잡성을 증가시켜야 했습니다. RISC-V로 전환함으로써 명령어 세트의 복잡성이 EVM에서 약 40개 명령어로 줄어들어 증명기.
Linea는 이더 재단이 RISC-V를 개발 중이라고 밝혔는데, 이는 이더 의 증명 계층 개발 방향을 명확히 보여줍니다. Linea는 제약 조건 언어인 zkC, 증명 집계 스택인 Vortex와 Arcane, 그리고 형식 검증 기능을 유지하면서, 진정한 모듈, 커뮤니티에서 감사 스택, 그리고 중요한 타사 라이브러리에 대한 의존성이 전혀 없다는 등의 이점을 얻게 될 것입니다.
