화웨이의 X 계정은 오늘 '도법'을 발표한 이후 트윗 하나하나가 100만 조회수를 돌파했으며, 발표와 기사는 꾸준히 1천만 조회수를 넘어섰습니다. 외국인들이 이 소식에 큰 관심을 기울이고 있다는 것은 부인할 수 없는 사실입니다.
화웨이는 현재 "타오의 법칙"이라는 새로운 반도체 접근 방식을 언급하고 있습니다. 이 법칙의 핵심은 트랜지스터 크기의 한계를 끊임없이 넓히는 것이 아니라, 시스템 전반에서 데이터와 연산 속도를 얼마나 빠르게 할 수 있는지에 초점을 맞추는 것입니다.
다시 말해, 무어의 법칙은 과거에는 공간에 초점을 맞춰 칩 크기를 점점 줄이는 데 집중했습니다. 하지만 화웨이는 이제 시간에 초점을 맞춰 동일한 제조 공정을 사용하면서 패키징, 상호 연결 및 아키텍처 최적화를 통해 지연 시간을 줄이고 효율성을 향상시키는 데 주력하고 있습니다.
핵심 기술 중 하나는 로직 폴딩(Logic Folding)이라고 합니다. 간단히 말해, 기존에 단일 평면에 배치되었던 회로를 여러 층으로 쌓아 올려 신호의 경로를 단축하는 기술입니다.
경로가 짧아지면 지연 시간이 줄어들고 전력 소비도 개선됩니다. 기사에 따르면 키린 2026 칩이 이 기술을 채택한 후, 동일한 제조 공정 하에서 트랜지스터 밀도, 에너지 효율 및 주파수가 크게 향상되었습니다.
또 다른 핵심 관심 분야는 AI 데이터 센터입니다. 화웨이는 AI 시대의 병목 현상은 단순히 해시레이트 부족뿐만 아니라 느리고 전력 소모가 많으며 비용이 많이 드는 데이터 전송 프로세스에도 있다고 봅니다. 기사에서는 대규모 AI 클러스터에서 에너지 소비와 비용의 상당 부분이 데이터 전송, 저장 및 상호 연결에 소요된다고 언급합니다.
따라서 화웨이는 대량 칩이 하나의 시스템으로 함께 작동할 수 있도록 하기 위해 통합 버스, Hi-ONE 광 인터커넥트, 3D 폴딩과 같은 솔루션을 제안했습니다.
쉽게 말해, 최첨단 리소그래피 기술은 확보하기 어렵기 때문에 2nm와 3nm 공정에만 집중해서는 안 되며, 성능을 향상시킬 다른 방법을 찾아야 한다는 것입니다. 화웨이는 지난 6년간 381 칩을 양산해 왔으며, 그 경험을 바탕으로 개별 트랜지스터뿐만 아니라 트랜지스터, 회로, 칩, 시스템, 데이터 센터 등 전체 공급망을 최적화하는 일련의 방법을 개발했다고 밝혔습니다.
화웨이는 미래의 칩 경쟁이 TSMC, 삼성, 인텔 중 누가 2nm, 3nm와 같은 더 작은 나노미터를 생산할 수 있느냐에 대한 것이 아니라, 패키징, 인터커넥트, 시스템 아키텍처, 하드웨어-소프트웨어 시너지에서 누가 우위를 점하느냐에 대한 것이 될 것이라고 믿습니다.
