2026년 5월 25일, IEEE ISCAS 2026에서 화웨이 반도체 업무 사장 허팅보는 핵심 개념인 'τ 법칙'을 소개했습니다. 회로 이론에서 시정수 τ는 신호가 한 상태에서 다른 상태로 전환되는 속도를 결정합니다. 이는 중국 기업이 세계 반도체 분야의 산업 발전을 이끌어갈 새로운 원칙을 제시한 최초의 사례입니다.
보다 구체적으로 말하자면, 화웨이는 지난 6년간 이 법칙을 기반으로 무선 기지국, AI 추론, 네트워크 프로세서 등 핵심 시나리오를 아우르는 381개의 칩을 양산해 왔습니다 . 이는 단순한 청사진이 아니라 검증된 기술입니다. 2031년까지 이 법칙을 기반으로 한 고성능 칩은 1.4nm 공정 수준에 도달하여 장기적으로 국제 주류 기술과 경쟁할 수 있을 것으로 예상됩니다.
오늘날, 이 그리스 문자는 반도체 산업의 가치 지형을 조용히 변화시키고 있으며, EDA를 배후에서 전면으로 끌어올리고 있습니다.
τ가 EDA 산업에 어떤 영향을 미칠지 이해하려면 먼저 τ 법칙이 실제로 무엇인지 이해해야 합니다.
'시간 축소'라는 개념이 새롭게 등장했는데, 그렇다면 τ 법칙은 왜 그토록 중요한 것일까요?
인텔 공동 창립자 고든 무어가 1965년에 제안한 무어의 법칙은 집적 회로에 탑재할 수 있는 트랜지스터의 수가 대략 18~24개월마다 두 배로 증가하며, 성능은 향상되고 비용은 감소한다는 내용입니다.
반세기 넘게 이러한 논리는 효과적으로 작동하여 PC, 인터넷, 스마트폰, 그리고 이제는 인공지능까지 뒷받침해 왔습니다. 산업 공급망 또한 이를 중심으로 암묵적인 이해를 발전시켜 왔습니다. 리소그래피 장비, 재료, 설계 등 각 연결 고리는 소형화라는 방향으로 협력적으로 발전해 왔습니다. 그러나 2000년경에는 최첨단 공정을 따라갈 수 있는 웨이퍼 제조 시설이 수십 개에 달했지만, 2025년에는 그 수가 TSMC, 삼성, 인텔 세 곳으로 급감할 것으로 예상되며, TSMC는 2nm 웨이퍼 한 장에 3만 달러가 넘는 가격을 제시할 것으로 보입니다.
무어의 법칙이 가져다주는 이점이 점차 사라지고 있다고 말하는 것이 타당합니다. 업계는 엔비디아 CEO 젠슨 황의 "황의 법칙", 국제 반도체 기술 로드맵(ITRS)의 "무어의 법칙을 넘어서(More than Moore)" 접근 방식, 그리고 AMD와 TSMC가 추진하는 칩렛 및 첨단 패키징 기술 등 다양한 기술적 방향을 모색해 왔습니다. 황의 법칙은 단일 GPU 칩의 AI 추론 성능을 매년 두 배로 향상시키는 데 중점을 두지만, 여전히 공정 반복과 코어 적층에 의존하여 본질적으로 기하학적 소형화 방식을 고수하고 있습니다. "무어의 법칙을 넘어서"는 아날로그/RF/센서 기능 통합을 통해 가치를 더하지만, 디지털 로직 지연 시간 문제를 직접적으로 해결하지는 못합니다. 칩렛은 "빌딩 블록" 방식을 통해 수율과 비용 문제를 완화하지만, 칩 간 상호 연결 지연 시간을 대량 증가시켜 지연 시간에 민감한 시나리오에서 병목 현상이 될 수 있습니다.
이러한 해결책들 대부분은 여전히 "기하학적 소형화" 또는 함수적 중첩이라는 접근 방식을 따르고 있는데, 이는 근본적으로 τ 법칙과는 다릅니다.
τ 법칙의 핵심은 "기하학적 최소화"가 아닌 "시간 최소화"이며, 디바이스, 회로, 칩, 시스템의 네 가지 수준에 걸쳐 적용되는 완벽한 최적화 시스템입니다. 이 법칙은 대규모 시스템 수준의 성능 향상에 적합하며, 특히 인공지능(AI) 및 이기종 컴퓨팅 환경에서 매우 효과적입니다.
허팅보는 디바이스 레벨에서 트랜지스터, 상호 연결 저항 및 기생 정전 용량을 최적화하여 물리적 수준에서 디바이스 레벨 시정수 τ를 최대한 최소화한다고 자세히 설명했습니다. 회로 레벨에서는 로직 폴딩 기술을 통해 기존 평면 레이아웃의 물리적 한계를 뛰어넘어 중요 경로의 트레이스 길이를 크게 단축하고 신호 전파의 저항 및 정전 용량 부하를 효과적으로 줄여 트랜지스터 밀도와 회로 성능을 크게 향상시켰습니다. 칩 레벨에서는 "소프트웨어, 아키텍처, 칩"의 풀 스택 하드웨어-소프트웨어 공동 설계를 통해 실제 워크로드에 기반한 명령어 및 데이터 흐름의 세밀한 제어를 구현하여 시스템 레벨 병렬 처리 및 효율성을 향상시키고 종단 간 실행 시간을 크게 단축했습니다. 시스템 레벨에서는 링취 버스를 정의하고 컴퓨팅 시스템 상호 연결 프로토콜을 재구성했으며 슈퍼노드의 통합 메모리 주소 지정 및 네이티브 메모리 의미 체계를 구현하여 시스템 통신 지연 시간을 크게 줄였습니다.
이에 비해 T의 법칙은 칩 해시레이트 의 핵심 본질과 더 밀접하게 연관되어 있습니다. 칩의 핵심 기능은 정보 처리이며, 최종 사용자는 트랜지스터 개수나 제조 공정의 크기보다는 정보 처리 지연 시간에 더 큰 관심을 갖기 때문입니다. 이 법칙은 단순한 공정 소형화를 넘어 새로운 칩 설계 기술적 방향을 제시합니다. 즉, 최고급 리소그래피 장비를 사용하지 않고도 만족스러운 전체 성능을 갖춘 칩 제품을 만들 수 있다는 것을 의미합니다. 따라서 T의 법칙은 무어의 법칙과 모순되지 않으며, 두 법칙은 양립 가능합니다. 무어의 법칙이 평면상에 점점 더 미세한 격자를 그리는 것과 같다면, T의 법칙은 종이를 접듯이 3차원 공간을 활용하여 신호 경로를 단축하는 것과 같다고 이해할 수 있습니다.
주목할 만한 점은 τ 법칙 구현의 모든 단계가 핵심 요소인 EDA(전자 설계 자동화)에 의존한다는 것입니다. EDA는 더 이상 전통적인 의미의 "설계 도구"가 아니라, 이론에서 물리적 칩에 이르기까지 "시간 소형화"를 위한 중추 신경계가 되었습니다.
화웨이의 문서에 따르면, 자사의 기술 로드맵은 칩렛 고급 패키징, 3D 집적 회로(3DIC), 로직 폴딩이라는 세 가지 기술을 결합한 공존 방식을 채택하고 있습니다. 이를 통해 수직적 집적화에서 다양한 세분화 수준에서 최적화된 재구성이 가능합니다. 2035년까지 하드웨어 집적도를 100배 이상 높이는 것을 목표로 하는 화웨이는 EDA 툴체인의 단종, 웨이퍼 간 공정 편차, 에너지 보존 법칙이라는 세 가지 주요 과제에 직면해 있습니다.
캘리포니아 대학교 샌디에이고의 컴퓨터 과학 및 공학, 전기 및 컴퓨터 공학 분야의 저명한 교수인 앤드류 B. 강은 전통적인 무어의 법칙이 가져다주는 순풍이 점차 약해짐에 따라 EDA와 물리적 설계의 이러한 근본적인 목표가 더욱 중요해질 것이라고 말했습니다.
따라서 EDA는 다시 테이블의 중심에 놓였습니다.
타우의 법칙은 EDA에 어떤 새로운 요구 사항을 부과하는가?
저자는 타우 법칙이 EDA 도구에 요구하는 새로운 조건과 기존 EDA 도구의 한계를 해결하기 위해 업계 전문가들과 이러한 문제들을 논의하고 의견을 교환했습니다.
첫째, 네이티브 3D 설계 및 레이어 간 협업 최적화 기능의 부족은 STCO의 중요성을 강조합니다.
먼저, 베이징 대학은 기존의 2D 설계 프로세스, 심지어 현재 주류인 "유사 3D" 프로세스(즉, 합성 후 각 모듈 특정 다이에 한 번에 "고정"하고 2D EDA 도구를 사용하여 부분적으로 구현하는 방식)로는 단위 수준에서 유연한 레이어 간 할당을 달성할 수 없다고 밝혔습니다.
네이티브 3D EDA 툴은 여러 다이를 하나의 통합된 3D 설계 공간으로 통합하여 다이 간 표준 유닛의 자유로운 배치를 지원합니다. 또한 다이 간 로직 재구성 및 전역 최적화를 가능하게 하여 설계 개념부터 물리적 구현에 이르기까지 로직 폴딩 기술에 필수적인 지원을 제공합니다.
'가상 3D' 워크플로우와 '진정한 3D' 워크플로우 비교. 출처: 베이징대학교
또한, 계층 간 협업 최적화 기능도 불충분합니다. 반도체 산업 인사이트(Semiconductor Industry Insights)에 따르면, 칩렛(Chiplet), 3DIC 및 로직폴딩(LogicFolding)은 동일한 수직 통합 라인을 따라 서로 다른 세분성으로 구현된 기술입니다 .
칩렛(Chiplet)은 UCIe와 같은 인터커넥트 표준을 사용하여 패키징 레벨에서 2.5D 또는 3D로 이종 다이를 결합함으로써 원래 단일 SoC 내에 있던 통신을 다이 간에 이동시켜 모듈 희생하는 대신 수율과 유연성을 향상시킵니다. 3DIC는 다이 간 고밀도 TSV(Through-Silicon Vessel)와 하이브리드 본딩을 도입하여 로직, 메모리 및 아날로그 기능을 동일 패키지 내에 수직으로 적층하고 인터커넥트 거리를 밀리미터에서 마이크로미터로 단축합니다. 로직폴딩(LogicFolding)은 한 단계 더 나아가 다이 간 인터커넥트를 구축하는 대신 활성층 차원에서 "단일 칩 자체의 내부 로직"을 수직으로 분할하고 재분배하여 하이브리드 본딩 인터페이스가 추가 금속층처럼 중요 경로의 타이밍 최적화에 직접 참여할 수 있도록 합니다.
이 세 가지 요소는 서로 대체재가 아니라 첨단 패키징 시스템에서 공존하며 중첩됩니다. 이러한 중첩은 근본적인 설계 엔지니어링 과제를 제시합니다. 패키지가 칩 간 UCIe 인터커넥트, 3D 층간 하이브리드 본딩, 온칩 로직폴딩 핵심 경로 폴딩을 동시에 포함할 경우, 신호 무결성, 전력 무결성, 열 분포 및 기계적 응력에 대한 분석적 한계를 어느 한 수준에서 개별적으로 충족할 수 없게 됩니다.
STCO(시스템 기술 협업 최적화) 개념은 바로 이러한 방법론적 단절을 해소하기 위해 제안되었습니다. 이는 논리적 아키텍처, 물리적 레이아웃, 다중 물리, 캡슐화 구조, 심지어 워크로드까지 통합된 설계 공간으로 취급하고, 다양한 분야와 추상적 수준에 걸쳐 공동 최적화 탐색을 수행하는 것을 요구합니다. 이러한 기능은 현재 EDA 툴체인의 가장 하위 수준에서 부족한 부분입니다.
둘째로, 다중물리적 연동이 부족합니다.
이는 기존 EDA 툴의 숨겨진 가장 중요한 약점 중 하나입니다. 단일 칩 솔루션 시대에는 전원 공급 분석, 열 시뮬레이션, 스트레스 계산 등이 각각 고유한 모델링, 해석, 승인 프로세스를 갖춘 여러 독립적인 툴체인으로 처리되었습니다. 그러나 이러한 모델은 3차원 적층 구조에는 더 이상 완전히 적용할 수 없습니다. 여러 개의 베어 다이가 수직적으로 통합됨에 따라 전력 밀도가 기하급수적으로 증가하고, 열 방출 경로가 매우 비대칭적이 되며, 층간 온도 차이가 커집니다. 그 결과 발생하는 열팽창 불일치는 마이크로 범프와 하이브리드 본딩 인터페이스를 통해 적층 구조의 각 층으로 전달되어 소자의 전기적 특성을 변화시킬 뿐만 아니라 기계적 신뢰성에도 잠재적인 위험을 초래합니다.
EDA 공급업체는 어떤 기능을 개선해야 할까요?
현재 대부분의 국내 EDA 기업들은 각자의 전문 분야에서 발생하는 문제들을 해결하는 데 집중하며 단일 분야 혁신을 추구하고 있습니다. 시뮬레이션부터 물리적 검증, 수율 향상부터 레이아웃 설계에 이르기까지, 다수의 우수한 국내 EDA 기업들이 다양한 분야에서 활용 가능하고 경쟁력 있는 개별 도구들을 개발해 왔습니다.
예를 들어, 화다 지우톈(Huada Jiutian)은 중국에서 EDA 연구 개발에 가장 먼저 뛰어든 기업 중 하나입니다. 아날로그 EDA를 기반으로 점차 디지털 및 첨단 패키징 분야로 사업을 확장하며 완벽한 툴체인 구축에 주력하고 있습니다. 가이룬 일렉트로닉스(Gailun Electronics) 는 "하위 단계 침투" 방식을 채택하여 전체 공정을 직접 처리하기보다는 디바이스 모델링 및 회로 시뮬레이션에 집중합니다. 허젠 소프트웨어(Hejian Software) 는 중국 최고의 디지털 EDA 기업으로, 전체 공정/플랫폼 모델을 대표합니다. 싱신 테크놀로지(Xingxin Technology) 는 가장 어려운 "승인" 단계에 집중하고 있습니다. 신허 반도체(Xinhe Semiconductor)는 "첨단 패키징"에 주력합니다. 광리 마이크로일렉트로닉스(Guangli Microelectronics) 는 수율 향상에 중점을 두고 있으며, "장비 데이터 수집 + 소프트웨어 데이터 분석"을 통해 완전한 폐쇄 루프를 구축할 수 있는 유일한 기업입니다.
τ 법칙은 국내 EDA 산업이 "특정 도구의 현지화"에서 " 전체 프로세스, 다양한 레벨, 고도의 협업"을 지원하는 산업용 소프트웨어 기반으로 업그레이드하도록 유도할 것으로 예상됩니다. 이는 EDA 툴체인이 회로도 작성, 레이아웃 설계, 백엔드 검증과 같은 보조 기능에만 머무르지 않고, 디바이스 모델링, PDK 구축, 회로 시뮬레이션, 기생 파라미터 클레임, 타이밍 및 전력 분석, 물리적 검증, 고급 패키징, 시스템 레벨 협업 최적화 등 전체 체인의 핵심 프로세스에 완전히 통합되어야 함을 의미합니다.
5월 26일, 베이징대학교 집적회로학과는 타오 이론의 로직 폴딩 요구사항을 충족하기 위해 개발한 프로토타입 "트루 3D(True 3D)" EDA 툴에서 중요한 기술적 돌파구를 마련했다고 발표했습니다. 이 툴은 완전한 3D 공간 협업 최적화, 다이 간 로직 자유 할당, 공동 열 최적화를 지원하며, 수천만 개의 인스턴스 설계를 처리할 수 있습니다. 기존의 "유사 3D(pseudo-3D)" 방식과 비교했을 때, 베이징대학교의 "트루 3D" EDA는 평균 라인 길이 약 30% 감소, WNS 약 6%, TNS 약 12% 향상, 그리고 최고 온도 3% 이상 감소를 달성했습니다. 이 툴은 이미 산업용 수준의 설계 검증을 완료했으며, 향후 멀티 다이 스태킹 및 이종 집적 시나리오로 확장될 예정으로, 3D 칩 설계 분야의 중요한 공백을 메울 것입니다.
같은 날, 한 투자자가 인터랙티브 플랫폼에서 화다 지우톈(Huada Jiutian)에 다음과 같이 질문했습니다. "무어의 법칙 이후 시대에 EDA의 중요성이 전통적인 설계 도구에서 '시스템 수준의 성능 최적화 플랫폼'으로 진화하고 있다고 업계에서는 보고 있습니다. 향후 로직 폴딩, 타이밍 최적화, 멀티칩 협업 분야에서 EDA의 전략적 가치를 어떻게 평가하십니까?"
화다 지우톈은 다음과 같이 답변했습니다. "당사는 AI, GPU, 스토리지 칩이 3DIC 기술을 활용하여 무어의 법칙 이후 시대의 첨단 공정 및 해시레이트 병목 현상을 극복하는 방식에 대한 미래지향적인 통찰력을 가지고 있습니다. 당사는 3DIC 설계 EDA 분야에서 선제적으로 입지를 다져 이종 집적 3D 칩 협업 설계부터 검증까지 전 과정을 아우르는 완벽한 솔루션을 구축함으로써 중국 내 고급 3DIC 설계 툴 시장의 공백을 메우고 있습니다. 당사는 국내 유일의 전 과정 3DIC 설계 및 검증 EDA 제공업체입니다. 또한, 업계 최초로 2.5D/3D 이종 집적 패키징 설계를 완벽하게 지원하는 Argus 3DIC 물리적 검증 플랫폼을 출시하여 다양한 3DIC 협업 설계부터 패키징까지 전 과정에 걸친 물리적 검증을 가능하게 했습니다."
이로써 τ 법칙의 이론적 지침에서 시스템 아키텍처 정의, 그리고 국내 EDA 툴체인의 부족한 부분을 채우는 방향으로 점진적으로 길이 명확해졌습니다. 향후 몇 년 동안 로직 폴딩의 타이밍 수렴, 3D 다중물리 결합 특성, STCO 풀스택 협업과 같은 분야에서 산업적으로 검증된 폐쇄 루프 솔루션을 선도적으로 출시하는 업체들이 "시간 단축" 추세에서 더욱 주도적인 위치를 차지할 것으로 예상됩니다. 국내 EDA 업계는 이러한 추세가 특정 툴을 따라잡는 단계를 넘어 풀스택 역량을 구축하고, 단순히 "사용성"에 만족하는 것을 넘어 "사용 편의성"을 향해 지속적으로 발전해 나갈 수 있는 기회를 제공할 수 있을 것입니다.
이 글은 위챗 공식 계정 "반도체 산업 통찰"(ID: ICViews)의 펑닝(Feng Ning) 님의 글입니다.
