Vào ngày 25 tháng 5 năm 2026, tại hội nghị IEEE ISCAS 2026, ông He Tingbo, Chủ tịch Đơn vị Việc kinh doanh Bán dẫn của Huawei, đã giới thiệu một khái niệm quan trọng: Định luật τ. τ, hằng số thời gian trong lý thuyết mạch, xác định tốc độ chuyển đổi của tín hiệu từ trạng thái này sang trạng thái khác. Điều này đánh dấu lần đầu tiên một công ty Trung Quốc đề xuất một nguyên tắc mới định hướng sự phát triển của ngành công nghiệp bán dẫn toàn cầu.
Cụ thể hơn, trong sáu năm qua, Huawei đã sản xuất hàng loạt 381 chip dựa trên định luật này, bao gồm các kịch bản cốt lõi như trạm gốc không dây, suy luận AI và bộ xử lý mạng . Đây không phải là bản thiết kế sơ bộ, mà là con đường đã được chứng minh. Dự kiến đến năm 2031, các chip cao cấp dựa trên định luật τ sẽ đạt đến mức công nghệ sản xuất tương đương 1,4nm, duy trì khả năng cạnh tranh với các công nghệ chủ đạo quốc tế trong dài hạn.
Ngày nay, chữ cái Hy Lạp này đang âm thầm thay đổi cục diện giá trị của ngành công nghiệp bán dẫn và đưa EDA từ hậu trường lên vị trí hàng đầu.
Để hiểu được τ sẽ mang lại những gì cho ngành công nghiệp EDA, trước tiên chúng ta phải hiểu luật τ thực sự là gì.
Khái niệm "co rút thời gian" vừa mới xuất hiện, vậy điều gì khiến định luật τ trở nên quan trọng đến vậy?
Định luật Moore, được đề xuất bởi người đồng sáng lập Intel, Gordon Moore vào năm 1965, cho rằng số lượng bóng bán dẫn có thể được đặt trên tích hợp sẽ tăng gấp đôi sau mỗi 18 đến 24 tháng, trong khi hiệu năng được cải thiện và chi phí giảm.
Trong hơn nửa thế kỷ, logic này đã hoạt động hiệu quả, hỗ trợ máy tính cá nhân, internet, điện thoại thông minh và giờ đây là trí tuệ nhân tạo. Chuỗi ngành công nghiệp cũng đã phát triển một sự hiểu biết ngầm xung quanh nó—máy in thạch bản, vật liệu và thiết kế, mỗi mắt xích đều đang cùng nhau tiến lên trên con đường thu nhỏ. Tuy nhiên, vào khoảng năm 2000, có hàng chục nhà máy sản xuất wafer có khả năng theo kịp các quy trình tiên tiến nhất, nhưng đến năm 2025, con số đó đã giảm mạnh xuống chỉ còn TSMC, Samsung và Intel, với TSMC thậm chí còn báo giá hơn 30.000 đô la cho một wafer 2nm duy nhất.
Có thể nói rằng lợi ích của Định luật Moore đang dần phai nhạt. Ngành công nghiệp đã khám phá nhiều hướng đi công nghệ khác nhau, bao gồm "Định luật Huang" của CEO Nvidia Jensen Huang, trong đó"Hơn cả Moore" của Lộ trình Công nghệ Bán dẫn Quốc tế (ITRS), và các công nghệ Chiplet cùng công nghệ đóng gói tiên tiến được AMD và TSMC thúc đẩy. Định luật Huang nhấn mạnh việc tăng gấp đôi hiệu năng suy luận AI của một chip GPU đơn lẻ mỗi năm, nhưng nó vẫn dựa vào các vòng lặp quy trình và xếp chồng lõi, về cơ bản tiếp tục phương pháp thu nhỏ hình học. "Hơn cả Moore" tạo ra giá trị thông qua tích hợp các chức năng analog/RF/cảm biến, nhưng nó không thể trực tiếp giải quyết vấn đề độ trễ logic kỹ thuật số. Trong khi Chiplet giảm thiểu các vấn đề về năng suất và chi phí bằng cách "xây dựng các khối", nó lại tạo ra độ trễ kết nối giữa các chip lượng lớn, điều này có thể trở thành nút thắt cổ chai trong một số trường hợp nhạy cảm về độ trễ.
Hầu hết các giải pháp này vẫn tuân theo phương pháp "thu nhỏ hình học" hay chồng chất chức năng, về cơ bản khác với định luật τ.
Cốt lõi của định luật τ là "tối thiểu hóa thời gian" thay vì "tối thiểu hóa hình học", và nó là một hệ thống tối ưu hóa hoàn chỉnh trải rộng trên bốn cấp độ: thiết bị, mạch điện, chip và hệ thống. Nó phù hợp cho việc cải thiện hiệu suất hệ thống quy mô lớn, và đặc biệt có lợi trong các kịch bản trí tuệ nhân tạo và điện toán dị cấu.
He Tingbo giải thích chi tiết rằng ở cấp độ thiết bị, bằng cách tối ưu hóa các transistor, điện trở kết nối và điện dung ký sinh, hằng số thời gian τ ở cấp độ thiết bị được giảm thiểu tối đa từ cấp độ vật lý. Ở cấp độ mạch, công nghệ gấp logic phá vỡ các giới hạn vật lý của bố cục phẳng truyền thống, rút ngắn đáng kể chiều dài đường dẫn của các đường dẫn quan trọng và giảm hiệu quả tải điện trở và điện dung của sự lan truyền tín hiệu, từ đó đạt được sự cải thiện đáng kể về mật độ transistor và hiệu suất mạch. Ở cấp độ chip, thông qua thiết kế đồng bộ phần cứng-phần mềm toàn diện "phần mềm, kiến trúc và chip", việc kiểm soát chi tiết các luồng lệnh và dữ liệu được thực hiện dựa trên khối lượng công việc thực tế, cải thiện tính song song và hiệu quả ở cấp độ hệ thống, và giảm đáng kể thời gian thực thi đầu cuối. Ở cấp độ hệ thống, bus Lingqu được định nghĩa, giao thức kết nối hệ thống tính toán được tái cấu trúc, và việc định địa chỉ bộ nhớ thống nhất và ngữ nghĩa bộ nhớ gốc của nút được thực hiện, giảm đáng kể độ trễ giao tiếp hệ thống.
Ngược lại, định luật T phù hợp hơn với bản chất cốt lõi của tỷ lệ băm của chip: chức năng cốt lõi của chip là xử lý thông tin, và người dùng cuối quan tâm đến độ trễ của quá trình xử lý thông tin hơn là số lượng bóng bán dẫn và kích thước của quy trình sản xuất. Định luật này cung cấp một lộ trình công nghệ mới cho thiết kế chip, vượt ra ngoài việc thu nhỏ quy trình đơn giản, có nghĩa là có thể tạo ra các sản phẩm chip với hiệu suất tổng thể đạt yêu cầu mà không cần sử dụng thiết bị khắc quang hàng đầu. Do đó, nó không mâu thuẫn với định luật Moore; cả hai tương thích với nhau. Có thể hiểu như sau: định luật Moore nói về việc liên tục vẽ các lưới mịn hơn trên một mặt phẳng, trong khi định luật T nói về việc gấp giấy, sử dụng không gian ba chiều để có được đường dẫn tín hiệu ngắn hơn.
Điều đáng chú ý là mọi bước trong việc thực hiện định luật τ đều dựa vào một nhân vật chủ chốt — EDA (Tự động hóa thiết kế điện tử). Nó không còn là một "công cụ vẽ" theo nghĩa truyền thống, mà đã trở thành hệ thần kinh trung ương cho "việc thu nhỏ thời gian" từ lý thuyết đến chip vật lý.
Tài liệu của Huawei tiết lộ rằng lộ trình công nghệ của họ sử dụng phương pháp cùng tồn tại, kết hợp ba công nghệ: đóng gói chiplet tiên tiến, tích hợp 3D (3DIC) và gấp logic. Điều này cho phép tái cấu trúc tối ưu ở các mức độ chi tiết khác nhau trong tích hợp theo chiều dọc. Việc đạt được mức tăng hơn 100 lần về tích hợp phần cứng vào năm 2035 đặt ra ba thách thức lớn: việc ngừng sử dụng Chuỗi EDA, sai lệch quy trình giữa các wafer và định luật bảo toàn năng lượng.
Andrew B. Kahng, giáo sư danh dự về khoa học máy tính và kỹ thuật, cũng như kỹ thuật điện và máy tính tại Đại học California, San Diego, cũng cho rằng những mục tiêu cơ bản này trong EDA và thiết kế vật lý sẽ trở nên quan trọng hơn nữa khi động lực từ Định luật Moore truyền thống dần suy yếu.
Do đó, EDA được đặt lại ở vị trí trung tâm của bàn.
Luật của τ đặt ra những yêu cầu mới nào đối với EDA?
Để đáp ứng những yêu cầu mới mà luật τ đặt ra đối với các công cụ EDA, cũng như những thiếu sót hiện có của các công cụ EDA truyền thống, tác giả đã trao đổi và thảo luận những vấn đề này với người hành nghề trong ngành.
Thứ nhất, việc thiếu khả năng thiết kế 3D thực sự và tối ưu hóa cộng tác đa lớp cho thấy tầm quan trọng của STCO.
Đầu tiên, Đại học Bắc Kinh khẳng định rằng quy trình thiết kế 2D truyền thống, và thậm chí cả quy trình "giả 3D" phổ biến hiện nay—nghĩa là, sau khi tổng hợp, mỗi mô-đun được "gắn" vào một chip nhất định cùng một lúc, rồi được triển khai từng phần bằng các công cụ EDA 2D—không thể đạt được sự phân bổ linh hoạt giữa các lớp ở cấp độ đơn vị.
Các công cụ EDA 3D gốc tích hợp nhiều chip vào không gian thiết kế 3D thống nhất, hỗ trợ sắp xếp tự do các đơn vị tiêu chuẩn trên các chip. Chúng cũng cho phép tái cấu trúc logic giữa các chip và tối ưu hóa toàn cục, cung cấp hỗ trợ quan trọng cho công nghệ gấp logic từ ý tưởng thiết kế đến triển khai vật lý.
Quy trình làm việc "giả 3D" so với quy trình làm việc "3D thực". Nguồn: Đại học Bắc Kinh
Hơn nữa, khả năng tối ưu hóa hợp tác giữa các lớp cũng chưa đủ. Chiplet, 3DIC và LogicFolding là các triển khai ở các mức độ chi tiết khác nhau dọc theo cùng một dây chuyền tích hợp theo chiều dọc, theo giải thích của Chiplet với Semiconductor Industry Insights.
Chiplet kết hợp các chip không đồng nhất ở dạng 2.5D hoặc 3D tại cấp độ đóng gói, sử dụng các tiêu chuẩn kết nối như UCIe để chuyển giao tiếp ban đầu nằm trong một SoC duy nhất sang giữa các chip, đánh đổi mô-đun lấy năng suất và tính linh hoạt; 3DIC còn giới thiệu thêm các TSV mật độ cao và liên kết lai giữa các chip, xếp chồng logic, bộ nhớ và các chức năng tương tự theo chiều dọc trong cùng một gói, nén khoảng cách kết nối từ milimét xuống micromét; LogicFolding tiến thêm một bước nữa—nó không thiết lập các kết nối giữa các chip, mà thay vào đó chia tách và phân phối lại theo chiều dọc "logic bên trong của chính chip đó" ở kích thước lớp hoạt động, cho phép giao diện liên kết lai tham gia trực tiếp vào việc tối ưu hóa thời gian của đường dẫn quan trọng giống như một lớp kim loại bổ sung.
Ba yếu tố này không phải là các yếu tố thay thế cho nhau, mà cùng tồn tại và chồng chéo lên nhau trong các hệ thống đóng gói tiên tiến. Sự chồng chéo này đặt ra một thách thức kỹ thuật thiết kế cơ bản: khi một gói mạch đồng thời bao gồm các kết nối UCIe giữa các chip, liên kết lai giữa các lớp 3D và gấp đường dẫn quan trọng LogicFolding trên chip, thì các ranh giới phân tích về tính toàn vẹn tín hiệu, tính toàn vẹn nguồn điện, phân bố nhiệt và ứng suất cơ học không thể được xác định riêng lẻ ở bất kỳ cấp độ nào.
Khái niệm STCO (System Technology Collaborative Optimization) được đề xuất chính xác để phá vỡ sự thiếu kết nối này ở cấp độ phương pháp luận. Nó đòi hỏi phải xem xét kiến trúc logic, bố cục vật lý, đa vật lý, cấu trúc đóng gói và thậm chí cả khối lượng công việc như một không gian thiết kế thống nhất, và tiến hành tìm kiếm tối ưu hóa chung trên các lĩnh vực và cấp độ trừu tượng. Khả năng này chính xác là những gì hiện đang thiếu ở cấp độ thấp nhất của Chuỗi EDA.
Thứ hai, thiếu sự kết hợp đa vật lý.
Đây là một trong những điểm yếu tiềm ẩn nhưng nghiêm trọng nhất của các công cụ EDA truyền thống. Trong kỷ nguyên của các giải pháp chip đơn, phân tích nguồn điện, mô phỏng nhiệt và tính toán ứng suất thuộc về nhiều Chuỗi độc lập, mỗi chuỗi có quy trình mô hình hóa, giải quyết và phê duyệt riêng. Tuy nhiên, mô hình này không còn hoàn toàn phù hợp với kiến trúc xếp chồng ba chiều. Với tích hợp nhiều chip trần, mật độ công suất tăng theo cấp số nhân, đường dẫn tản nhiệt trở nên rất bất đối xứng và sự chênh lệch nhiệt độ giữa các lớp tăng lên. Sự không phù hợp về giãn nở nhiệt này được truyền từng lớp trong cấu trúc xếp chồng thông qua các vi điểm tiếp xúc và giao diện liên kết lai, điều này không chỉ làm sai lệch các đặc tính điện của thiết bị mà còn tiềm ẩn rủi ro về độ tin cậy cơ học.
Các nhà cung cấp phần mềm EDA cần cải thiện những khả năng nào?
Hiện nay, hầu hết các công ty EDA trong nước tập trung vào những đột phá đơn lẻ, giải quyết các thách thức trong lĩnh vực chuyên môn riêng của mình. Từ mô phỏng đến kiểm chứng vật lý, từ cải thiện năng suất đến thiết kế bố cục, một số công ty EDA hàng đầu trong nước đã phát triển các công cụ chuyên biệt, hữu dụng và cạnh tranh ở nhiều khía cạnh.
Ví dụ, Huada Jiutian là một trong những công ty tiên phong tại Trung Quốc trong lĩnh vực nghiên cứu và phát triển EDA. Dựa trên nền tảng EDA analog, Huada Jiutian đã dần mở rộng sang lĩnh vực kỹ thuật số và đóng gói tiên tiến, cam kết xây dựng một Chuỗi hoàn chỉnh. Gailun Electronics áp dụng phương pháp "thâm nhập từ cấp độ thấp nhất"; công ty không trực tiếp xử lý toàn bộ quy trình mà tập trung vào mô hình hóa thiết bị và mô phỏng mạch. Hejian Software là một công ty EDA kỹ thuật số hàng đầu tại Trung Quốc, đại diện cho mô hình quy trình/nền tảng hoàn chỉnh. Xingxin Technology lựa chọn tập trung vào giai đoạn "phê duyệt" khó khăn nhất. Xinhe Semiconductor tập trung vào "đóng gói tiên tiến". Guangli Microelectronics nhấn mạnh việc cải thiện năng suất và là công ty duy nhất có khả năng hình thành một vòng khép kín hoàn chỉnh thông qua "thu thập dữ liệu thiết bị + phân tích dữ liệu phần mềm".
Luật τ dự kiến sẽ thúc đẩy ngành công nghiệp EDA trong nước nâng cấp từ "việc bản địa hóa các công cụ riêng lẻ" lên nền tảng phần mềm công nghiệp " toàn diện, đa cấp và có tính hợp tác cao ". Điều này có nghĩa là Chuỗi EDA sẽ không chỉ đảm nhiệm các chức năng phụ trợ như vẽ mạch, thiết kế bố cục và kiểm tra xác thực phía sau, mà cần phải được tích hợp đầy đủ vào các quy trình chính trong toàn bộ chuỗi, bao gồm mô hình hóa thiết bị, xây dựng PDK, mô phỏng mạch, rút tham số ký sinh, phân tích thời gian và công suất, kiểm tra xác thực vật lý, đóng gói tiên tiến và tối ưu hóa hợp tác ở cấp hệ thống.
Ngày 26 tháng 5, Trường tích hợp thuộc Đại học Bắc Kinh đã công bố một bước đột phá quan trọng trong công cụ EDA "True 3D" nguyên mẫu của mình, được phát triển để đáp ứng các yêu cầu gấp logic của Lý thuyết Tao. Công cụ này hỗ trợ tối ưu hóa cộng tác không gian 3D hoàn chỉnh, phân bổ tự do logic giữa các chip và tối ưu hóa nhiệt chung, và có thể bao phủ hàng chục triệu thiết kế trường hợp. So với các công cụ "pseudo-3D" truyền thống, EDA "True 3D" của Đại học Bắc Kinh đạt được: giảm trung bình chiều dài đường dây khoảng 30%; cải thiện WNS khoảng 6% và TNS khoảng 12%; và giảm nhiệt độ đỉnh hơn 3%. Công cụ này đã hoàn thành việc xác minh thiết kế cấp công nghiệp và sẽ mở rộng sang các kịch bản xếp chồng nhiều chip và tích hợp không đồng nhất trong tương lai, lấp đầy một khoảng trống quan trọng trong thiết kế chip 3D.
Cùng ngày, một nhà đầu tư đã hỏi Huada Jiutian trên một nền tảng tương tác: Trong kỷ nguyên hậu bối cảnh Moore, ngành công nghiệp cho rằng tầm quan trọng của EDA đang phát triển từ một công cụ thiết kế truyền thống thành một "nền tảng tối ưu hóa hiệu năng cấp hệ thống". Công ty ứng xử như thế nào về giá trị chiến lược của EDA trong việc gấp mạch logic, tối ưu hóa thời gian và hợp tác đa chip trong tương lai?
Công ty Huada Jiutian sau đó đã phản hồi: Công ty có tầm nhìn xa về cách AI, GPU và chip lưu trữ đang tận dụng công nghệ 3DIC để vượt qua những nút thắt cổ chai trong các quy trình tiên tiến và tỷ lệ băm trong kỷ nguyên hậu định luật Moore. Công ty đã chủ động định vị mình trong lĩnh vực EDA thiết kế 3DIC, xây dựng một giải pháp hoàn chỉnh bao trùm toàn bộ quy trình từ thiết kế cộng tác chip 3D tích hợp không đồng nhất đến xác minh, lấp đầy khoảng trống trong các công cụ thiết kế 3DIC cao cấp tại Trung Quốc . Đây là nhà cung cấp duy nhất trong nước về EDA thiết kế và xác minh 3DIC quy trình đầy đủ. Công ty đã ra mắt nền tảng xác minh vật lý 3DIC Argus hàng đầu ngành, hỗ trợ đầy đủ thiết kế đóng gói tích hợp không đồng nhất 2.5D/3D, cho phép xác minh vật lý Chuỗi đầy đủ từ thiết kế cộng tác 3DIC đa dạng đến đóng gói.
Như vậy, một lộ trình đã dần trở nên rõ ràng, từ hướng dẫn lý thuyết của định luật τ đến định nghĩa kiến trúc hệ thống, và sau đó là việc lấp đầy những khoảng trống trong Chuỗi EDA trong nước. Trong vài năm tới, các nhà cung cấp dẫn đầu trong việc tung ra các giải pháp vòng kín được kiểm chứng công nghiệp trong các lĩnh vực như hội tụ thời gian của việc gấp logic, chữ ký ghép nối đa vật lý 3D và hợp tác toàn diện STCO dự kiến sẽ chiếm vị trí chủ động hơn trong xu hướng "thu hẹp thời gian". Đối với EDA trong nước, điều này có thể mang lại cơ hội để chuyển từ việc bắt kịp các công cụ riêng lẻ sang xây dựng khả năng toàn diện - không chỉ hài lòng với "khả năng sử dụng", mà còn liên tục phát triển hướng tới "dễ sử dụng" toàn diện.
Bài viết này được đăng tải trên tài khoản WeChat chính thức "Thông tin chuyên sâu về ngành công nghiệp bán dẫn" (ID: ICViews), tác giả: Feng Ning
